PENGERTIAN
Register Geser adalah suatu register dimana informasi dapat bergeser. Dalam register geser, FF saling terkoneksi, sehingga isinya dapat bergeser dari satu FF satu ke FF yang lain, kekiri atau kekanan atas perintah clock. Register dapat disusun langsung dengan FF. Sehingga FF dapat menyimpan / mengingat / mencatat data 1 bit.
Operasi pergeseran data oleh register membuktikan bahwa suatu data biner dapat berpindah tempat, dari satu tempat menuju tempat yang lain. Perpindahan terjadi berdasarkan waktu. Register Geser atau Shift Register dapat memindahkan bit-bit yang tersimpaat kekiri atau kekanan.
JENIS-JENIS REGISTER
1. Serial Input Serial Output (SISO)
2. Serial Input Paralel Output (SIPO)
3. Paralel Input Serial Output (PISO)
4. Paralel Input Paralel Output (PIPO)
1. SISO
Siso adalah register geser dengan masukan berurutan keluaran berurutan.
Tabel Kebenaran SISO
Clock ke
|
Word in
|
Q1
|
Q2
|
Q3
|
Q4
|
0
|
0
|
0
|
0
|
0
|
0
|
1
|
1
|
1
|
0
|
0
|
0
|
2
|
0
|
0
|
1
|
0
|
0
|
3
|
1
|
1
|
0
|
1
|
0
|
4
|
1
|
1
|
1
|
0
|
1
|
2. SIPO
Sipo adalah register geser dengan masukan berurutan keluaran serentak.
Tabel Kebenaran SIPO
Read Out
|
Clock
|
Input
| Q1 Q2 Q3 Q4 | A B C D |
0
|
0
|
0
| 0 0 0 0 | 0 0 0 0 |
0
|
1
|
1
| 1 0 0 0 | 0 0 0 0 |
0
|
2
|
1
| 1 1 0 0 | 0 0 0 0 |
0
|
3
|
0
| 0 1 1 0 | 0 0 0 0 |
0
|
4
|
1
| 1 0 1 1 | 0 0 0 0 |
3. PISO
Piso adalah register geser dengan masukan serentak keluaran berurutan.
Tabel Kebenaran PISO
Clock
| D1 D2 D3 D4 | QD QC QB QA |
0
| 1 1 0 1 | 0 0 0 0 |
1
| 1 1 0 1 | 1 1 0 1 |
2
| 1 0 0 1 | 1 0 0 1 |
3
| 0 0 0 1 | 0 0 0 1 |
4. PIPO
Pipo adalah register geser dengan masukan serentak keluaran serentak.
Tabel Kebenaran PIPO
Clock
| D1 D2 D3 D4 | QD QC QB QA |
0
| 1 1 0 1 | 0 0 0 0 |
1
| 1 1 0 1 | 1 1 0 1 |
2
| 1 0 0 1 | 1 0 0 1 |
3
| 0 0 0 1 | 0 0 0 1 |
REGISTER BEBAN SERI
Istilah “beban seri” datang dari kenyataan bahwa hanya satu bit data yang dapat dimasukkan kedalam register dalam suatu waktu. Sebagai contoh, apabila kita ingin memasukkan 0111 ke dalam register, kita harus melalui jajaran baris 1 sampai 6 sehingga membutuhkan lima langkah.
Gambar rangkaian register geser beban seri
REGISTER BEBAN PARALEL
Register geser ini memiliki rangkaian yang hampir sama dengan register geser beban seri, namun sistem ini merupakan sistem yang memungkinkan pembebanan paralel sekaligus 4-bit sehingga mempunyai sifat simulasi kembali yang akan mengembalikan data keluaran kedalam masukan sehingga tidak hilang.
Gambar rangkaian register geser beban paralel
sumber :
https://atrageutanyo3.wordpress.com/2012/04/21/makalah-tentang-register-geser/
http://yudiarfan2035.blogspot.co.id/2016/05/register-geser.html
Free Template Blogger collection template Hot Deals BERITA_wongANteng SEO theproperty-developer
0 komentar:
Posting Komentar